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國立台灣大學
電子工程學研究所暨電機工程學研究所
電子設計自動化實驗室
The Electronic Design Automation (EDA) Laboratory


壹、實驗室現況
台灣大學電子工程學研究所暨電機工程學研究所 電子設計自動化實驗室 (Electronic
Design Automation Laboratory) 座落於博理館 406 室,指導教授是張耀文博士。實驗
室現有十一名博士班學生,九名碩士班學生。 EDA 實驗室自 2001 年成立以來 ,入學成
員包含 2002 年碩士入學考試 ICS 組榜首、 2003 年和 2004 年碩士甄試入學 CS 組第
一名、 2004 年博士直升入學 ICS 組 ( 及全電機學群 ) 第一、二名、 2005 年博士直
升入學 EDA 組 ( 及全電機學群 ) 第一名及考試入學第一名、 2005 年碩士甄試入學
EDA 組第一、二、三名等 。 截至目前為止 (2005 年 10 月 ) ,實驗室共計畢業四位
博士班學生 ( 平均修業年數四年 ) ,三十二位碩士班學生 ( 包含張耀文教授任教交通
大學時的指導學生 ) 。博士畢業學長姊們多數在學術界任教 ( 南華大學資管系系主任
、 交通大學電子系助理教授及瑞昱半導體國防役 ) , 碩士 畢業學長姊們則多數投入國
內外 IC 設計、 EDA 、 IC 設計服務、晶圓製造產業界 ( 例如智原、思源 、 聯發科、
瑞昱、矽統、義隆電、台積電、威盛、 Synopsys 、 Cadence 等 ) ,少數出國繼續深造
。目前執行計畫有 12 件 ,分別來至國科會、 思源 、 聯電、智原、聯發科、瑞昱、台
積電與廣達 , 每年計畫總金額約近千萬元 。 實驗室主要的硬體研究設備是工作站與個
人電腦,軟體設備則是程式語言 (C 、 Matlab 等 ) 與 EDA 工具 (Cadence 、
Synopsys 等 ) ,另外,實驗室自費購買為數龐大的原文書籍 ( 超過 300 本 ; 堪稱國
內此領域最齊全的圖書館 ) ,以供研究需要。

張耀文教授於 1988 年自台灣大學資訊工程學系畢業,在服役及擔任中研院研究助理後,
負笈至美國德州大學奧斯汀校區 (The University of Texas at Austin) ,分別於
1993 及 1996 年獲得碩士及博士學位。在美期間,曾於 IBM 華生研究中心 (T. J
Watson Research Center) 的 VLSI Design Group 擔任短期研究員。張耀文教授於
1996 年回國後,先任教於交通大學五年,於 2001 年轉任台灣大學。在此期間, 曾獲
2005 年 國科會「研究計劃第一級主持費」 (formerly 傑出研究獎 ) 、 2005 「旺宏
電子青年教授講座」 、 200 4 年國科會 吳大猷紀念獎 ( 微電子工程學門 [VLSI 設計
、 EDA 、 固態電子 ] 第一位獲此獎者 ) 、 200 4 年 台灣大學首屆研究成就獎 」 (
現今「傅斯年獎」 ) 、 2004 年教學優良獎 、 2000 年 教育部 VLSI 教改計劃 優良
教材獎 、 2000 年 交大首屆 優良 教學獎,受命承辦教育部第一、二屆「大學校院積體
電路電腦輔助設計軟體製作競賽」 (2000--2001 年 ) ,並擔任教育部「 VLSI 電路與系
統教育改進計畫」 SOC 總聯盟執行秘書至 2004 年底 (2002--2004 年 ) , 2005 年接
任教育部 EDA 聯盟召集人 , 協助推動國內 VLSI 相關之教育改進案。另外,張耀文教
授曾擔任國科會微電子學門 VLSI/CAD 規劃委員,協助規劃國內 VLSI/CAD 研究發展方向
。 其現任 多項經濟部業界科專計畫審查委員 ,協助國內半導體設計產業界之發展 ;
又 現任台灣 IC 設計學會理事 , 積極協助國內 IC 設計領域的發展 ; 擔任 聯發科技
與智原科技顧問 , 協助該公司相關領域的技術發展 。在國際方面,目前擔任 EDA 領域
國際頂尖會議 ACM/IEEE ICCAD, ACM/IEEE ASP-DAC, ACM/IEEE DATE, ACM ISPD, IEEE
ICCD, IEEE VLSI-TSA-DAT, IEEE APCCAS 等會議之議程委員 (ASP-DAC-2005 Topic
Co-Chair) 、日本頂尖的 Waseda University ( 早稻田大學 ) 客座教授 及 香港研究資
助局海外審查委員等 ,並 曾受邀至 Bell Labs 、 Xilinx 、 Arcadia Design
Systems 、 Waseda University 、 Japan SIRIJ 等數單位演講,希望能對提升我國之國
際學術地位有所幫助。

貳、研究成就
  本實驗室的研究領域集中在超大型積體電路的實體設計 ( 尤其是奈米電路電氣效應
的最佳化及 SOC 晶片系統整合等 ) 、 FPGA 及組合最佳化等。本實驗室研究稟持重質的
原則, 近五年 共發表 21 篇 ACM/IEEE Transactions 期刊論文 ( 尚有其他多篇論文修
訂中 ) , 44 篇 ACM/IEEE 會議論文 ( 其中有 12 篇發表於 EDA 領域國際最重要的會
議 ACM/IEEE Design Automation Conference [DAC] 和 IEEE/ACM International
Conference on Computer-Aided Design [ICCAD] ,國內研究於此時期發表次多者為 3
篇,日本發表最多者為 4 篇 ) ,及 31 篇其他會議、期刊、專書或專書論文。本實驗室
的研究國際方面曾獲 IEEE Int'l Conf. on Computer Design (ICCD-1995) 的最佳論文
獎,近六年每年皆獲頂尖期刊獲會議提名最佳論文獎 , 例如 2005 DAC ( 兩大最重要的
CAD 國際會議 ) 、 2004 ASP-DAC 、 2003 ACM Transactions on Design Automation
of Electronic Systems 、 2002 ICCAD ( 兩大最重要的 CAD 國際會議 ) 、 2001
ICCD 及 2000 DAC ( 連續三年獲選為 DAC---Floorplanning Session 首篇論文 , 2000
-2002) ,並獲 1996 ACM International Symposium on FPGAs (FPGA-96) 論文最高分
, 近年每年皆有兩件實驗室研發的 EDA 軟體獲得 ACM Travel Grant Awards 於 DAC 展
出 ; 而國內方面,曾獲思源科技 DAC 論文獎 ( 首屆 2003[ 此年唯一獲獎團隊 ] 、
2004 和 2005) 、 中國電機工程學會青年論文獎 (1998 、 2002 、 2005 年 ) 、
The VLSI Design/CAD Symposium 最佳學生論文獎 (2000 年 --- 僅此年頒發此獎 ) 、
首屆國科會最佳碩士論文獎 (2002 年 ) 、 中華民國資訊學會博士論文獎 ( 2002 年 )
、首屆 沈文仁教授年度論文獎 (2002 年 ) 、科林論文獎 (2002 、 2003 、 2005 年
) 、教育部主辦 大學校院積體電路電腦輔助設計軟體製作競賽多項大獎 (2002 年囊括
前三名大獎、 2003 年囊括半數大獎、 2004 年獲各項大獎、 2005 年再次囊括半數大獎
) 、 The VLSI Design/CAD Symposium 論文最高分 (2001 和 2002 連續兩年 ; 2000
年獲最佳學生論文獎 ) 等。近年研究成果曾獲全球半導體產業最重要的 EE Times 週刊
報導 (1999 年 2 月 23 日 ) ,並獲數家美商公司 ( 如 Arcadia Design Systems,
Intel Corporation 等 ) 及國內公司 ( 如智原、思源 、 聯電、聯發科、瑞昱、台積電
與廣達等 ) 經費贊助,部分研發成果已被應用於實際產品設計中,並列入多家國際知名
大學 ( 如 California Institute of Technology (CIT) 、 University of
California at Berkeley (UC-Berkeley) 、 Northwestern University 等 ) 研究所的
課程內容。其中 B*-tree floorplan 表示法自於 DAC-2000 發表以來 , 目前
ACM/IEEE 論文參考數 (citation) 已超過 100 篇 , 獲每年超過 70% 的 IEEE/ACM
floorplanning 論文引用 。 茲將成果分述如下:

A. 平面規劃 / 置放 (Floorplanning/Placement)

隨著 VLSI 製程技術的日益進步, IC 設計的複雜度也急速升高。為了處理高複雜度的
設計, IP (intellectual property) 模組和階層式設計 (hierarchical design) 被廣
泛地應用於 IC 設計中以提高設計生產力,然而文獻上處理整合模組的平面規劃問題成效
有限,且業界亦缺乏有效的平面規劃工具,此使得 VLSI 平面規劃成為當今最熱門且重要
的 CAD 研究主題。 VLSI 平面規劃最主要的目的在於規劃模組的位置來達成一些特定目
標的最佳化,例如晶片面積、效能、繞線成功率等。而要實現模組的平面規劃,首先需有
一個表示法 ( 資料結構 ) 來描述模組之間的相對位置,藉由此表示法,我們得以運用各
種搜尋技術求得適當平面規劃及其各項衍生問題的解。因為表示法對於平面規劃解的可行
性和複雜度具有決定性的影響,所以發展一個有效、快速而且深具彈性的表示法為處理平
面規劃最基本且最重要的問題 。

我們於近年提出多項 平面規劃表示法 ,包括 B*-tree 、 Transitive Closure Graph
(TCG) 、 TCG-S 和 Corner Sequence (CS) 四種表示法。此表示法皆發表於 VLSI/CAD
領域中最頂尖的期刊,且除 CS 直接發表於期刊外, B*-tree 和 TCG 表示法與其延伸的
MB*-tree 和 TCG-S 等相關論文,最早皆發表於 VLSI/CAD 領域公認最頂尖的國際會議
ACM/IEEE Design Automation Conference (DAC ) ,且皆為 regular papers:
B*-tree : DAC-2000 ; TCG : DAC-2001 ; TCG-S : DAC-2002 ; MB*-tree :
DAC-2003 。其中 B*-tree 曾獲得 DAC-2000 最佳論文獎提名,而 B*-tree 、 TCG 和
TCG-S 皆獲選為當年度 Floorplanning Session 的第一篇 ( 注 : DAC-2000 、
DAC-2002 和 DAC-2003 國內僅有我們的論文獲 DAC 接受發表 ) 。這些表示法不僅獲得
文獻上最佳的平面規劃結果,且已成為 VLSI floorplanning 研究必參考的方法 ; 以
B*-tree 為例,雖僅發表約五年 (DAC-2000) ,目前 IEEE 和 ACM 論文的 citation 數
已超過 100 篇,且此數量正快速增加中。以 B*-tree 為基礎的 floorplanners 已藉由
與 Intel Corp. 和 Arcadia Design Systems 的國際建教合作計畫被應用於工業界的
IC 設計中 ( 所得結果遠優於 Intel 原先所開發的 floorplanner) ,於 2003 、
2004 、 2005 年六月獲得 ACM/SIGDA 的 Travel Grant Award 於 DAC 的 University
Booth 參加展出,最近並由美國伊利諾大學的 Florin Balasa 教授所領導的研究群實作
出文獻上最佳的類比 IC floorplanner 。這些研究成果已獲得國內最大的 VLSI/CAD 公
司 --- 思源科技所推動的『思源前瞻技術研發中心計畫』採用為其 floorplanning 的核
心技術,該計畫於 2003 年八月由經濟部同意推薦辦理,其核心宗旨除了強化國內 IC 設
計業者競爭能力外,更重要的是研發未來三至十年間所需的前瞻性 VLSI/CAD 技術,進而
設計創新出高階 VLSI/CAD 軟體,以提升全球競爭力 [ 中國時報 92 年 9 月 4 日報導
] 。此外,我們亦透過產學合作計畫,協助智原科技以 B*-tree 為核心技術,開發覆晶
式晶片 (flip-chip) 設計平面規劃的解決方案。希望藉由這些與國內外學術界和產業界
的合作關係,貢獻我們對 floorplanning 的研究成果,以對國內外此領域的進步,略盡
棉薄之力。

下表為最近文獻上提出的八種重要表示法 ( 後四者皆為我們的研究成果 ) ,根據此領域
共同使用的五個 MCNC benchmark circuits 作測試所得到的晶片面積結果比較。由此表
可知,目前文獻上對此共同的 benchmark circuits 可得到最佳 ( 最小 ) 晶片面積者
( 塗陰影之欄位者 ) 幾為我們所提的表示法。此客觀的數據顯示我們在 floorplan 表
示法研究上的貢獻及國際地位。



表 : 各表示法所獲得的晶片面積 (mm 2 )



B. 多階繞線器 (Multilevel Router)

我們於 2002 和 2003 IEEE/ACM International Conference on Computer-Aided
Design 各提出了一套有效、具彈性,且能處理極大型電路的多階層繞線器,並獲 2002
International Conference on Computer-Aided Design 最佳論文獎提名,此繞線器為當
今文獻中可繞度最高的繞線器。此部分亦獲得 SpringSoft 和 Quanta 等公司的經費贊助
,部分研發成果已被應用於實際產品設計中。我們對以奈米積體電路電氣效應為導向的多
階層繞線器的研究已於近年間獲得多項成果,正陸續發表中。

C. 連線為主之最佳化 (Interconnect-driven optimization)

由於深次微米技術的發展 , 以連線為主之最佳化為當代 IC 設計自動化最重要的研究課
題。我們於 1999 ACM/IEEE Design Automation Conf. 提出用同步 wire 和 gate
sizing 的技術,並同時考慮 coupling capacitance 和 switching behavior ,有效地
處理以 crosstalk 為導向的 interconnect 最佳化 ( 此成果亦已發表於 IEEE Trans.
on Computer-Aided Design, September 2000 中 ) 。我們並於 2000 ACM Physical
Design Symp. 提出以此技術有效地處理 process variations 對 crosstalk 的影響
(crosstalk sensitivity) ,此為此方向研究的第一篇論文。目前我們正進行以
thermal 及 reliability 為導向的連線最佳化設計。

D. FPGA 的結構設計

現場可程式閘陣列 (Field-Programmable Gate Array, FPGA) 的繞線資源由開關模組
(switch modules) 和導線段 (wire segments) 所組成。 FPGA 的繞線為藉由控制開關
(switch) 以連接導線段。因此,開關模組和導線段的設計深刻地影響著 FPGA 的可繞度
(routability) 。我們設計並分析工業界所用的開關模組和導線段,茲將成果分述如下


1. 開關模組的設計 (Switch-module Design)

對工業界所用的開關模組,我們將其結構模化並歸納為兩大類:開關方塊 (switch
block) 和開關陣列 (switch matrix) 。為了探求具有最高可繞度的開關模組,我們首先
提出「通用型開關模組」 (universal switch modules) 的觀念和定義,並藉由一套解析
的模型,設計並量化分析出完備的整組最低成本的「通用型開關方塊」 (universal
switch blocks) 。我們並證明此「通用型開關方塊」比當今全世界銷售量最高的
Xilinx XC4000 型 FPGA 所用的開關方塊,可具有多 25% 的可繞度。近年來,我們並已
成功地將「通用型開關方塊」的結果拓展至三維和一般化的 FPGA 。其中「一般化通用型
開關方塊」已發表於 IEEE Trans. on Computers 。而「三維通用型開關方塊」的成果於
ACM FPGA'99 報告後,亦獲 EE Times 報導 (Feb. 23, 1999) 。對於開關陣列,我們證
明其不可能有「通用型」的結構。為了設計具有最高可繞度的開關陣列,我們首先提出「
似通用型開關陣列」 (quasi-universal switch matrices) 的觀念和定義,設計並量化
分析出整組最低成本的「似通用型開關陣列」,此結果已發表於 IEEE Trans. on
Computers 。我們對開關模組的研究成果已為工業界和學術界所熟知,並至少已列入
UC-Berkeley, Dept. of EECS(Prof. J. Wawrzynek) 及 CIT, Dept. of CS(Prof. A.
DeHon) 研究所「 Reconfigurable Computing」 的課程內容。

2. 導線段的設計 (Segmentation Design)

隨著製程技術的日益精進,百萬邏輯閘的 FPGA 已問世。然而,能否充分地利用此種超大
型的 FPGA ,其一關鍵即在於導線段結構的設計。近年中,我們發展了一套基於圖形匹配
(matching-based) 的導線段結構設計法。此為當今所有文獻中最佳之結果。此成果已發
表於 1998 IEEE/ACM Int'l Conf. on Computer-Aided Design 及 IEEE Trans. on
Computer-Aided Design (April 2000) 。

E. FPGA 自動化設計

1. FPGA 擺置與繞線 (Placement and Routing)

由於 FPGA 和傳統的 ASIC 在結構上有其基本的差異。因此,用於傳統 ASIC 的繞線器
(router) 並不適用於 FPGA 。我們提出一套新的最佳化壅塞測度系統 (congestion
metric) 以控制 FPGA 繞線區域的資源分配。此測度系統大幅地提高 FPGA 繞線器的效能
。此項貢獻曾榮獲 IEEE Computer Society 頒發最佳論文獎 (1995 IEEE Int'l Conf.
on Computer Design) 。近年我們根據 FPGA 導線段結構的特殊性,提出一套新的同步擺
置與繞線測度系統。此測度系統大幅地提高 FPGA 同步擺置與繞線器的效能。此研究成果
已發表於 2000 ACM/IEEE Design Automation Conference 。此外,我們並開發出一套以
時間效能為導向,同時能夠考慮多重導線段結構的 FPGA 繞線器,此解決了傳統繞線器僅
能處理單一導線段結構的缺點。此研究成果已發表於 ACM Trans. on Design
Automation of Electronic Systems, July 2000 。

2. Dynamically Reconfigurable FPGA 電路分割與平面規劃 (Partitioning and
Floorplanning)

Dynamically reconfigurable FPGA 可藉由動態重新使用 FPGA 硬體來增進邏輯效能,因
此,其為當今 FPGA 系統之重要研究主題。我們於 1999 IEEE/ACM Int'l Conf. on
Computer Aided Design 中發表以機率為基礎的 Time-multiplexed FPGA 電路分割法,
此法遠優於其他文獻中最佳之結果。我們 2001 年於 IEEE Trans. on Computer-Aided
Design 並進而提出以 mathematical programming 的方法來處理此問題,所得結果為當
今文獻中之最佳結果。近年我們提出 3D-subTCG (ASPDA-2004) 及 T-tree
(ICCAD-2004) 來處理 reconfigurable system 的 floorplanning 問題,所得結果亦為
當今文獻中之最佳結果。

F. 其他最近的重要研究成果

RLC 電路之模化及模擬 (Modeling and simulation for RLC circuits), 晶片階層傳輸
線及電感效應的最佳化 (Optimization for on-chip transmission lines and
inductance effects), 訊號完整度為導向之電源線分析 (Power/ground network
analysis for signal integrity design methodology), 極大型電路設計方法
(large-scale circuit design frameworks) 等。



參、 實驗室 主要研究方向
實驗室現在及未來學術研究的主要領域為奈米技術 (nanometer technology) 和可重組化
(reconfigurable computing) 系統的實體設計 (physical design) 。奈米工程技術為
下世代重要的前瞻技術,美、加、日等先進國家皆已提升該技術為國家型計劃,政府有鑒
於此,亦開始進行此項國家型計劃。在奈米的 IC 製程技術下,元件尺寸小於 100 nm ,
由於有較小的元件形狀 (device geometry) 、較大的晶元尺寸 (die size) 、較快的上
升時間 (rise time) 、較高的操作頻率 (operating frequency) 和較低的操作電壓
(operating voltage) ,這些變化使得奈米 IC 設計在各階段皆面臨許多嶄新的挑戰。
尤其實體設計階段乃決定電路元件及其連線之實際位置,此受奈米製程技術之影響甚鉅,
因此產生極多的研究問題亟待解決。茲以設計層次的觀點說明奈米技術實體設計的前瞻研
究領域如下 :

(1) 製程 (Process):

. 在奈米技術的製程中, sub-wavelength lithography 容易產生晶元上電路元件及連
線尺寸形狀的變異 (variation) 。此變易有可能造成無法預期的電路行為,而使設計者
所做的最佳化徒勞無功。因此,如何在實體設計中降低因製程變異 (process
variation) 而產生的問題 ( 如 clock skew, delay, crosstalk 等 ) ,及光學製程修
正技術 (optical proximity correction, OPC) 修正製程的誤差以提高良率等研究,實
為重要的研究課題。

. 由於 Chemical-Mechanical Polishing(CMP) 技術的進步,使得繞線層數得以顯著地
增加。在 CMP 技術中,因佈局形狀 (layout pattern) 的變異會導致各層間介質
(dielectric) 厚度的改變,進而造成良率 (yield) 的降低及影響電路的效能
(performance) 。因此,如何解決 process 佈局形狀變異的問題 ( 如 metal-fill
patterning 及其衍生的 dummy feature 電容等 ) ,為 design for
manufacturability 重要的研究課題。

(2) 模型 (Modeling):

隨著操作頻率的提升、超長連線的出現及訊號上升時間的減小, on-chip 電感的效應已
開始顯著。此衍生以下的重要研究課題 :

. 快速且準確 on-chip 電感的 modeling 及 extraction 。目前此主題之研究瓶頸主
要在於 inductance matrix 的簡化 (sparsification ) 及 current return loop 的決
定等。

. 同時考慮電阻、 ( 耦合 ) 電容和 ( 耦合 ) 電感效應的 delay model 及同時考慮
( 耦合 ) 電容和 ( 耦合 ) 電感效應的 power model 。

. 由於繞線層數的增加 (5, 6 層金屬已極為常見 ) ,電容和電感的 modeling 及
extraction 需考慮 3D 的 geometry 。而 delay 及 power 的 modeling 亦需考慮同層
及上下層間連線的耦合電容和電感。

(3) 設計最佳化 (Optimization):

. 面積 (area) 、訊號延遲 (timing) 和功率 (power) 為傳統設計自動化中最重要的
design metrics 。然而在奈米技術時代,訊號完整性 (signal integrity) 及可靠度
(reliability) 的重要性日益提升,此使得雜訊 (noise) 的處理 ( 如 capacitive
and inductive crosstalk 、 ground bounce 等 ) 、電磁干擾 (electromagnetic
interference, EMI) 的防制及 electromigration 的避免等,須與上述傳統 metrics 並
列考量。如何在實體設計各階段,以有效的技術 ( 如調整電路元件尺寸、調整導線形狀
及位置、加入導線遮罩及緩衝器等方法 ) 來解決前述 metrics 的同步最佳化,為奈米電
路設計自動化重要的研究問題。

. 目前的電子自動化設計工具大多僅能處理因電阻和電容所產生的效應,隨著
on-chip 電感效應的顯現,我們須發展能同步考慮電阻、電容和電感的實體設計工具 (
如 RLC timing-driven, noise-aware router 等 ) 。

. 除了一般訊號線外, clock 及 power/ground networks 的設計自動化也是目前重要
的研究課題。 Clock nets 通常具有最大的 fanout 、繞經最長的距離及需最高速的操作
處理。因此如何設計省電、具有 minimal skew( 或最佳的 skew scheduling) ,並能考
慮 process variation 及 edge rate 的 high-speed, buffered clock nets 為高速數
位電路設計不可或缺的一環。而 power/ground networks 的設計旨在決定 network 的
topology 及其導線的寬度,以使用最小的 silicon 面積,並防制 IR drop 及
electromigration 等所造成的訊號完整性及可靠度問題。由於操作電壓的日益降低,
IR drop 所造成的 noise ,更容易造成電路無法正常運作,此對奈米電路的設計產生更
嚴厲的挑戰。

(4) 設計方法 (Methodology):

. 在奈米技術下,電路之連線 (interconnect) 為決定效能 (performance) 的最關鍵
因素,因此設計全程皆需考慮連線的效應,即以連線為導向之設計流程
(interconnect-driven design flow) ,以達成 timing closure 及 design
convergence 。此相關研究主題有 layout-driven logic synthesis,
interconnect-driven placement/floorplanning, buffer planning 等。

. 由於元件的縮小及晶元尺寸的變大,電路的複雜度日益增高,而具有千萬個邏輯閘的
單晶片已有量產。然而目前能處理極大型電路的實體合成及分析工具 ( 如 very
large-scale circuit partitioner, placer, floorplanner, router, RLC extractor
等 ) 卻極為匱乏,因此發展方法 ( 如 hierarchical/multilevel frameworks 及
design with incremental update/ECO 等 ) 以輔助極大型電路之設計,並提升設計生
產力 (productivity) ,為當今的重要研究課題。

. 由於奈米技術下設計複雜度的與日俱增,階層化設計與 IP block 已漸被使用,此趨
勢使得 block level 的 placement/floorplanning/routing 及其 timing budget 的決
定,對電路設計品質的影響變得更為重要。因此發展快速具彈性,且能處理各種條件限制
( 如 timing, area, noise 等 metrics 及 blocks 間 alignment, abutment,
proximity, obstacle, symmetry 等 constraints) 的 IP integration 工具,日益受到
重視。

可重組化系統的架構可概分為可重組態的邏輯模組、一般的邏輯模組及各種模組間資料傳
輸的機制 ( 如系統匯流排等 ) 。其特點為整合多種功能 ( 如微處理機、多媒體、通訊
及記憶體等 ) ,並利用可重組化模組 time-sharing 的特性以增進可用邏輯的密度及彈
性的大型電路設計。因此,此系統的設計,須整合各種大型功能模組,並考慮可重組化模
組執行時的各種時間先後順序限制 (temporal constraints) ,以達電路效能的最佳化。
而如何有效地整合各類模組以節省晶粒的面積 (die area) ,滿足系統速度的要求,降低
重組邏輯時的大量電力耗損,同時並防制各種電氣效應 ( 如串音 [crosstalk] ,時脈不
對稱 [clock skew] 等 ) 所造成的問題,為重要待解的課題。


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