我想合成延遲寫爲## 1的SystemVerilog代碼,但合成器給出了語法錯誤,因爲延遲是不可合成的。我想知道有什麼方法可以延遲合成嗎? (req1 == 1)## 1(req1 == 1)## 1 ...
確定! 回上一頁