各位先進，未來的先進大家好，
小弟最近剛入手verilog，
有一個問題想要請教各位，
希望有好心人可以協助我，
下列是我的verilog file ，
我使用tranif1這個function，
s是輸入，d是輸出，
delay time 為20
模擬出來的為fig 1 ，
delay只出現在initial condition
我希望模擬出來的結果是fig 2 ，
要怎麼改寫verilog file呢 ?
若將nmos取代tranif1可以達到fig 2的結果，
但後續的模擬會出現很多問題，
所以我希望是用tranif1得到fig 2 的結果，
請各位大大指點迷津~


fig1

https://www.dropbox.com/s/hj9zgxxbkam62td/123.jpg?dl=0

fig2

https://www.dropbox.com/s/rxl2yeeaur9k0db/456.jpg?dl=0

**********************verilog file ***********************
`timescale 1ps/1ps
module test;

wire d;
reg s, gn;

atgate #(20) x1 ( .d(d), .s(s), .gn(gn) );


initial begin
$fsdbDumpfile("test.fsdb");
$fsdbDumpvars;

s = 1'b0;
gn = 1'b1;

#2000 $finish;
end


always #200 s=~s;


endmodule



//Verilog HDL for "ftcalib_28hpm", "atgate_dnw_hv" "verilog"
`timescale 1ps/1ps

module atgate (d, s, gp, gn, avdd, avss );
output d;
input s, gp, gn;
inout avdd, avss;

parameter delay=0;

tranif1 #delay il (d, s, gn);

endmodule
********************** end ***********************

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