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FPGA - Verilog HDL程序设计教程 - 一牛网

initial begin a=0;b=0;cin=0; for(i=1;i<16;i=i+1) #10 a=i; //设定a 的取值 end initial begin for(j=1;j<16;j=j+1) #10 b=j; //设定b 的取值

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