你即將離開本站

並前往https://zh.wikipedia.org/zh-tw/Verilog

Verilog - 維基百科，自由的百科全書

Verilog 的保留字均為小寫。 :19 變數類型中的 wire 、 reg 、 integer 等、表示過程的 initial 、 always 等，以及所有其他的系統任務、編譯指令，都是關鍵字。

確定！ 回上一頁

查詢 「Verilog initial」的人也找了：

  1. verilog initial用法
    2.
  2. Verilog initial
    3.
  3. verilog initial合成
    4.
  4. Verilog always
    5.
  5. Verilog initial block
    6.
  6. Verilog for 迴圈
    7.
  7. verilog <
    8.
  8. Verilog
    9.