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Verilog没有葵花宝典——day5（时序逻辑） - 1/2顶点

1、latch由电平触发，非同步控制。在使能信号有效时latch相当于通路，在使能信号无效时latch保持输出状态。DFF由时钟沿触发，同步控制。

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