為什麼這篇同步電路非同步電路差異鄉民發文收入到精華區：因為在同步電路非同步電路差異這個討論話題中，有許多相關的文章在討論，這篇最有參考價值！作者acelp (未來，一直來一直來)看板Electronics標題Re: [問題] 數位電路問題時...
可能眾網友得思考一下 什麼是同步設計跟非同步設計
同步跟非同步設計的差異性在哪? 為什麼現在幾乎所有的數位都圍繞在clock?
一般業界再用的幾乎都是同步設計
所以才有Maddulin網友說的cycle間的東西不處理
(不過事實上還是可以處理:p gate level上就可以作
但是這就脫離了RTL了)
有些人習慣用#的原因
我聽說是為了rtl simulation能從waveform判斷訊號是combination還是DFF
同步設計有非常多的缺點 耗電 area大等等
但是為什麼design幾乎都走上同步設計?
因為同步設計容易控制timing EDA也比較好發展
(這也是為什麼很多祇要懂邏輯的人都可以做數位設計
但是這種人一遇上問題 常常是de不完啊:p
因為電路設計不只是靠邏輯觀念)
不過在走入90nm以下 慢慢非同步設計的觀念也開始越受重視
搞不好 下一個世代另一個synopsys就是靠非同步的EDA起家:p
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C網友還是問問題之餘 還是多看書吧
很多東西不是靠討論就可以的 許多根基還是得看書才知道前因後果:)
※ 引述《CuckooBoy (阿書)》之銘言：
: ※ 引述《Maddulin (what else do u focus?)》之銘言：
: : 你常說的RTL, 你也說你寫RTL , 但請問你知不知道什麼叫 RTL
: : 什麼是 RTL h/w description 的精神?
: : 什麼叫 RTL?
: : "register transfer" level
: : 在這 abstraction of description 內, 我們只在乎 clock sampling 的行為
: : 換言之就是 register 如何 transfer, 中間的計算完全不被描述
: : RTL不處理 cycle 內的行為, 請問不處理的事, 如何描述?
: : 不能描述如何請RTL synthesizer 處理?
: : 所以我很好奇怎麼會有這樣的問題?
: : 題外話
: : 很多人寫 RTL 習慣加 #, 若不加delay 訊號就看不懂, 那就放吧
: : 但是嚴格說在 DUT (design under test) 加 #, 是背離 RTL 的最基本精神
: : 若持續習慣, 我想問他為何寫HDL, 他自已也回答不出來,
: : 若這樣怎麼可能寫出有水準的 design? 永遠只能產出一流以下的設計
: : 不知為何寫HDL, 不知自已在幹嘛? 因為交作業嗎還無可厚非
: : 若是做為未來的職業, 要麻重新反省自已在幹嘛,
: : 要麻就準備混口飯吃, 餓不死不過也吃不飽
: 我一直有一種感覺...
: 不知道是不是跟大大意思雷同..
: 看了蠻多的數位電路設計的書
: 感覺數位電路都是以CLOCK為中心,若沒有CLOCK就跟FPGA沒有給OSC一樣,它就沒法跑
: 所以,很多功能都須要CLOCK,但是設計上都以RISING和FALLING為主的話
: 變成一變動就要一個週期以上或半個週期
: 所以,我才會問...若沒有CLOCK可以做嗎?
: 還是,我朋友那個DELAY是用BUFFER做的或...類比電路做的?
: 因為我看到做出來的東西真的可以DELAY
: 如果,大大要說的意思跟我一樣
: 那麼,我要說的是........也許我有那個觀念,但我不知道如何表達
: 或者說.........我基礎不好,所以沒辦法像大大說得這麼精準
: 因為這只是我的感覺,......還須要很多次的實驗去證實或很多書的敘述去證實
: 也許,看過的書有這段,也許我對那些句子不太敏感.....沒有馬上記下來,所以會一在ꨊ: 問這些笨問題!
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◆ From: 220.133.134.198
推 jnlien:同步電路在合成上較能接近使用者想要的結果 07/30 00:02
→ jnlien:下線通常成功率都相當高 但非同步要做到同樣的效果太難了 07/30 00:02
→ jnlien:可靠度是一大問題 有多少短視近利的老闆願意燒錢呢？ 07/30 00:03
→ acelp:現在有一些應用走向非同步了 假使路只剩一條還是得走吧? 07/30 22:04