#IC設計 #半導體元件 #電子設計自動化EDA #機器學習ML #電源完整性PowerIntegrity #靜態時序分析STA #電子遷移與電阻電位降EMIR

【EDA 為何如此動見觀瞻？】

近來因為台積電決定到美國設廠＋華為禁令，讓「電子設計自動化」(EDA) 的重要性受到廣泛討論～～～一起來看看，EDA 為何擁有這麼大的影響力？

IC 設計工作基本上可分為前端和後端兩大區塊：前端是指將硬體描述語言 (HDL) 轉成「網表」(net-list)，並透過模擬和驗證對功耗、效能、面積 (PPA) 進行優化；後端則是將 net-list 變成實際可供製造的電路圖，包括每個電晶體 (transistor) 詳細的定位及連線方式。

為達成「APR」(Automatic Placement & Routing) 任務——自動擺放位置及繞線，一套有能力貫穿全流程的整合性 EDA 工具正被受期待，以免出現溝通斷層而導致無謂的重工浪費。從設計創建之初到後端執行、簽核 (signoff)，可解決前、後端各行其是，執行時間 (Runtime) 太長且電源完整性 (Power Integrity) 易有缺失的問題。機器學習 (ML) 更是 PPA 最佳化之得力助手。

雖說時序 (Timing) 有時並非設計關鍵因子，卻可能使電子遷移與電阻電位降 (EMIR) 變得很敏感，唯有把電源完整性納入時序簽核同時進行，才能看出端倪；惟 EDA 「整合」二字說來容易，但因牽涉元素太廣，真要付諸實行、由一家供應商獨力承攬並非易事。除非有能力在同一個核心基礎架構上，使用同一個引擎串聯前、後端設計，實現數位全流程。

在同一個引擎上分工，既加快前端計算、又能讓後端的時序和功率／絕緣阻抗 (power/IR) 分析更臻完美。更迫切的是，協同優化可大幅改善效率 (Efficiency)、可預測性 (predictability) 和收斂 (Convergence) 結果。在流程早期預見後著，從不完整數據推論出準確結果。意即：前端不必做得很完整也能預知後端結果，後端亦可無縫接手、加速執行，且因為前端考慮已很完善，收斂得出的結果更好。

Excellent EDA Tool＝事半功倍，Poor ones＝來回瞎折騰！

延伸閱讀：
《Cadence「iSpatial」數位流程牽線，IC PPA 激升》
http://compotechasia.com/a/tactic/2020/0514/44719.html

#益華電腦Cadence #iSpatial #GigaPlace #GigaOpt #Genus合成軟體 #Innovus設計實現 #Signoff形式簽核

電子設計自動化（EDA）一直扮演著驅動SPICE、佈局、合成和靜態時序分析運算軟體的關鍵角色。無論是需要運用更多物理層級分析的系統設計，以及計算軟體廣泛應用的模擬領域，還是採用智慧運算中的機器學習領域，當這些領域的挑戰融合一起，我們需要更創新、更優化的運算軟體(#ComputationalSoftware) 迎接最先進的設計帶來的挑戰💪。

好的設計工具是設計成功的基石，助您面對半導體、系統層級和智慧設計等各個層面上的設計挑戰，🏃‍♂🏃‍♀索取 #Cadence運算軟體 技術白皮書，了解 #Cadence智慧系統設計 如何為您的競爭優勢做出貢獻。

馬上索取👉👉https://bit.ly/2RUPDiH

#IntelligentSystemDesign

【小編推薦課程】透過實作讓身體學習還是最快!

Day1上什麼😮❓

1⃣ FPGA晶片架構介紹

2⃣ Vivado設計軟體合成流程

3⃣ Vivado設計軟體實現靜態時序分析

🔸實驗一：Vivado軟體設計流程

4⃣ Vivado設計軟體實現IP整合

5⃣ Vivado設計軟體設計條件約束

🔸實驗二：IP整合設計

6⃣ Vivado設計軟體硬體調適(Debugging)

🔸實驗三：硬體調適

✨Xilinx賽靈思-FPGA實作開發課程✨

因應AIoT、5G、深度學習及邊緣運算熱潮，資策會首次與全球領導大廠Xilinx賽靈思合作FPGA實作課程，邀請具Xilinx FPGA開發經驗專業講師講授，提供您進入FPGA最佳管道。

🗓課程日期：
108年10月18日(五)、10月25日(五) 9:00~16:00，總計12小時
🛎小班實作教學：首波僅限12位
政府補助自費僅4,500元
經濟部工業局中堅企業員工自費僅2,700元
📝我要報名：https://www.iei.org.tw/new/news.php?id=53