為什麼這篇數位ic設計ptt鄉民發文收入到精華區：因為在數位ic設計ptt這個討論話題中，有許多相關的文章在討論，這篇最有參考價值！作者omg999 (我愛吃肉)看板Tech_Job標題[心得] 數位IC設計面試心得時間Tue Ja...
數位ic設計ptt 在 鼓鼓 呂思緯 Instagram 的精選貼文
2021-09-03 15:24:46
在疫情期間於雲端上創作這首歌，戰神風暴。 將我們三個人對信念、挑戰、突破的片段記憶，用各自的方法呈現，表述。 就像剛結束全明星動會的我，在藍隊裡每一個人對於自己參加運動會的信念以及挑戰的目標都不一樣，但是只要共識一樣，加上找到對的夥伴，再高的牆也會被我們推倒。 - 非常感謝戰神風暴的信任，讓...
（代PO)
手機排版傷眼請見諒
近期面試了多個數位IC設計的職位
常受惠於ptt 的資訊，因此決定來回饋一下
以下幾乎為板上經常拿來比較的那幾間公司所問的題目
1. 設計出一個Deglitch filter，將1 cycle和2 cycle的pulse濾除，並讓3 cycle或3 cy
cle以上的pulse通過(用verilog code 寫出來）
2. 用2對1 MUX，以及1跟0畫出XOR閘
3. if else/三元運算子/case所合成出來的電路有何差異
4. 說明blocking & non-blocking差異
5. 說明setup time & hold time定義，並以T_setup, T_hold, T_period, T_latency這
幾個參數用不等式表示在setup/hold time中的關係
6. 為什麼要滿足setup time & hold time
7. 什麼是亞穩態（通常接續上一題）
8. 亞穩態在stable後值會stable在1或0
9. 若發生setup time & hold time violation分別該怎麼處理
10. 在CDC中如何避免亞穩態
11. 2 flip flop跟3 flip flop有什麼差別
12. 從快domain（100MHz)傳到慢domain (10MHz)該用什麼方式處理？若快domain傳送一
個週期的pulse，慢domain也要是一個週期的pulse又該怎麼處理？
13. 針對做過的案子提出問題，例如：面積還能怎麼優化、怎麼做power gating、新增fe
ature後整個路徑的timing要怎麼去處理、RTL simulation環境怎麼跑、如何確認模擬結
果是正確的？
14. 針對FPGA合成提出問題，例如：合成環境、timing report check、FPGA simulation
怎麼做、硬體環境是什麼？
以上的setup time & hold time 以及CDC問題基本上是每場面試必問。
最後祝大家身體健康，職涯順利。
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