※ 引述《TEMmode (I am sorry..)》之銘言：
: ※ 引述《kahang (終於大四了耶^^)》之銘言：
: : 想請問一下大家
: : synchronous reset跟asynchronous reset的差異是在什麼地方?
: : 我看verilog的書發覺只是在sensitivity list上有沒有加上reset signal而已>"<
: : 希望有人可以告訴我m(_ _)m
: synchronous是指和clcok同步動作,所以當reset的運作必須在clock來之前
: 有足夠的setup time,等clock來的時候才發揮reset的功能.
: 而asynchronous reset則是不管clock有沒有來,他都能有效的reset這個電路.
: 這兩種不同的reset取決於你transistor level怎麼接囉!

我想的跟你的差不多
不過我記的方法如下,如果觀念錯了我晚點自D

asynchronous reset是rst訊號優先權最大
當rst訊號起來時,電路就馬上進入rst mode

synchronous則是clk的優先權最大
應該像你說的:synchronous是指和clk同步動作
只是我是這樣記^^"

也就是rst訊號起來時,不會馬上做rst的動作
而是等到clk訊號trigger時,才開始做rst mode的動作
所以我才是想成:synchronous是clk的優先權最大

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