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Verilog (2) – 硬體語言的基礎(作者：陳鍾誠)

在verilog 當中，if, case 等陳述一定要放在always 或initial 的理面，always ... 前面有錢字 $ 符號的指令，其實是不會被合成為電路的， 只是方便除錯時使用而已。

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