你即將離開本站

並前往http://chip123.com/forum.php?mod=viewthread&tid=4341

關於Verilog語法一問? - FPGA/CPLD/ASIC討論區 - Chip123 ...

`ifdef `else `endif的用法其實就如masonchung大講的一樣 ... ifdef 與verilog 的if是不一樣層級的東西。討論Verilog的時候最好不要用『執行』這樣的 ...

確定！ 回上一頁

查詢 「verilog if用法」的人也找了：

  1. verilog if多條件
    2.
  2. verilog if else合成
    3.
  3. verilog ifdef用法
    4.
  4. verilog default用法
    5.
  5. verilog判斷式
    6.
  6. verilog語法
    7.
  7. Verilog case if else
    8.
  8. verilog if判斷式
    9.