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第3章VerilogHDL - 數位邏輯設計

使用 assign 做具有記憶功能的運算式是不合法的，例如 assign a = a + c ，此是將 a 加上 c 然後回存到 a ，此時就會要用到暫存器 reg ，在組合邏輯電路上是合成不出來的。

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