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Verilog - 維基百科，自由的百科全書

如果需要對暫存器變數進行過程連續賦值，則可以使用Verilog提供的 assign 或 force 關鍵字「強制地」將設定運算子右邊表達式的結果連續不斷地施加在左邊的暫存器變數上。

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