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Verilog 複習 - 展翅高飛吧!

除法運算子(/)與取餘數運算子(%)沒有辦法合成. 若reg的值有任一為'x'的話,則結果會是'x'. 如4'b00x1 + 4b'001x = 4'b00xx. a === b 判斷包括'z'或'x'.

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