你即將離開本站

並前往https://china.xilinx.com/support/documentation/sw_manuals/xilinx2020_1/c_ug902-vivado-high-level-synthesis.pdf

Vivado Design Suite 用户指南：高层次综合 - Xilinx

如果选择Verilog 或VHDL HDL 进行仿真，那么Vivado HLS 会使用您指定的HDL ... 综合期间，置于IP 描述内部的HLS 编译指示将把I/O 数组内的2 维映射到 ...

確定！ 回上一頁

查詢 「verilog二維陣列合成」的人也找了：

  1. verilog二維陣列初始化
    2.
  2. verilog二維陣列宣告
    3.
  3. verilog陣列初始化
    4.
  4. Verilog 陣列 存 取
    5.
  5. verilog陣列賦值
    6.
  6. Verilog 常數
    7.
  7. verilog矩陣
    8.
  8. Verilog array
    9.