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實作Verilog--D型閂鎖器/D型正反器 - 資工趴趴熊的小天地

module D_latch (Q, D, En); output Q; input D, En; reg Q; always @ (En, D) if (En) Q <= D; //若En==1時，把D輸給Q endmodule. D型正反器.

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