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自定义AXI_Master_Full_IP写DDR，写时序正常，回读数据不对

自定义IP通过ZYNQ的HP接口交换数据，写入DDR； 通过ILA观察发现，IP写的波形数据正常，为16个32bit数据；但是回读的数据不对，对比发现：回读的第1,2 ...

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