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朝陽科技大學資訊與通訊系碩士論文

出之加法器設計較傳統C-CMOS 加法器在功率延遲乘積比(Power-Delay-. Product) 節省了約53%。 關鍵詞：低功率、加法器、全擺幅輸出、XOR-XNOR.

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