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verilog - 在赋值语句中使用长嵌套的if-else 是一种不好的做法吗？

我有时在具有嵌套if-else 循环的verilog 中使用长赋值语句。 例子 assign a = (b) ? '1 : ((c&d) ? '0 : ((f&h) ? '1 : '0)); 另一种方法是使用always_comb 逻辑块。

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