你即將離開本站

並前往https://ithelp.ithome.com.tw/articles/10191542

[Day3]verilog 基本宣告 - iT 邦幫忙

宣告成reg A[15:0]跟宣告成reg B[0:15]雖然都是16bits的暫存器，但儲存的方式就會不一樣了，使用上要小心，wire形式也能宣告像是array的形式，方法同reg． assign： ...

確定！ 回上一頁

查詢 「Verilog array assign」的人也找了：

  1. verilog array用法
    2.
  2. Verilog 2D array assign
    3.
  3. Verilog wire array
    4.
  4. Verilog output array
    5.
  5. Verilog array initialization
    6.
  6. verilog array寫法
    7.
  7. Verilog array
    8.
  8. verilog array宣告
    9.