你即將離開本站

並前往https://www.ptt.cc/bbs/Electronics/M.1545376762.A.C91.html

[問題] Verilog inout 高阻抗下線合成問題- 看板Electronics

... 虛心求教： 請問verilog中宣告inout，當in的時候如果等於1'bz(高阻抗)請問這樣可以要下線合成嗎？(fpga是可以，但下線做成ic我看cic的書說高阻抗Z ...

確定！ 回上一頁

查詢 「Verilog Z 高阻抗」的人也找了：

  1. verilog wire用法
    2.
  2. verilog語法
    3.
  3. verilog wire reg差異
    4.
  4. Verilog
    5.
  5. verilog語法運算子
    6.
  6. verilog陣列初始化
    7.
  7. verilog教學
    8.
  8. Verilog or
    9.