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集成电路设计技术- 乔世杰 - Amazon

第三部分为硬件描述语言、逻辑综合及版图技术，结合实例讲述利用Verilog硬件描述 ... 时和下降延时，因为其输出不能变为高阻抗z，而对于三态门，则可以定义三种延时。

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