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Re: [問題] Verilog inout 高阻抗下線合成問題 - Mo PTT 鄉公所

Re: [問題] Verilog inout 高阻抗下線合成問題 ... (fpga是可以，但下線做成ic我看cic的書說高阻抗Z的訊號會變成don't care)還是說需要怎麼修改呢？

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