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[signed][input]Verilog的有符號數輸入測試 - Linux教程網

git://github.com/adream307/signedTest.git. 一直錯誤得以為Verilog中的數據是無符號的。 測試腳本，在QuartusII中成功編譯，且下載在硬件上運行。

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