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4.1 Verilog 同步与异步 - 菜鸟教程

关键词： 同步，异步由第3 章可知，当触发器输入端的数据和触发器的时钟不相关时，很容易导致电路时序不满足。本章主要解决模块间可导致时序violation 的异步问题。

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