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[SV]SystemVerilog中define的用法 - 代码先锋网

SystemVerilog 中define的一种用法，見下面的例子：. module top ;. `define A_SRAM_RW(dst_cc_num,src_cc_num)\. if(strm_sel[``dst_cc_num``] == 1'b1)begin\.

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