為什麼這篇vhdl下載鄉民發文收入到精華區：因為在vhdl下載這個討論話題中，有許多相關的文章在討論，這篇最有參考價值！作者yoche2000 (柳麵包的壽司)看板Electronics標題[問題] VHDL vs Ve...
是這樣的 小弟在香港學店讀EE
有門邏輯電路的課，教授用FPGA當輔助教材。
像是最基本的CLA Adder, Latch, 各式FF，etc.
都要我們用VHDL寫出來(在vivado上
作業不難 但每個題都要用VHDL寫
就會像上周 陪Vivado共度良宵
兩個小疑問
每次寫個component就要 synthesis 一次
學校電腦不差，但每次改幾個字元就要再等幾十秒
開testbench 要跑implementaion又是幾十秒
我知道FPGA厲害在哪 也看過YT有人用FPGA做顯卡CPU之類的
但用FPGA做這種規模小的用途會不會有點CP值太低
(但可以幫我synthesis出漂亮電路圖是還不錯就是了
(其實我覺得用硬用Vivado只是因為Xilinx跟這個教授有個已經跑三年的計畫..
第二就是在設定project時常常點到verilog
爬文發現verilog好像比較多用
雖然就跟任何程式語言一樣 學觀念再轉語言非難事
但為何不直接用Verilog (不是請大家通靈but推理
PS 每次下課前，教授就會打開Linkedin之類的網站
搜尋 FPGA VHDL，然後說:看! VHDL這東西一堆出路呢!
電板首PO 請大家小力鞭
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推 tkhan: verilog語法隨便，很容易寫成C ，無法synthesis.. 10/29 00:11
推 a12349221: 國外都用VHDL, 臺灣都用verilog, 這是個很奇妙的現象 10/29 07:16
推 dululu: 測試就上FGPA感覺不太常見 一般不都是 local sim 之後再上 10/29 09:35
推 r901042004: Vivado也可以純做simulation啊 10/29 10:25
推 Aquatics: 兩個都學啊 10/29 12:41
推 www85109: 我覺得VHDL比較好讀 10/29 17:51
→ wildwolf: 在台灣工作就學Verilog 10/30 08:42
推 impressure: 應該是歐洲比較多再用VHDL.其實你寫verilog也可以自己 12/17 10:01
→ impressure: 寫的很嚴謹.....只是要多寫一些字而已. 12/17 10:01
→ impressure: 設計電路用那種都沒差...要先有電路架構再coding才有w 12/17 10:05
→ impressure: aveform.但是業界很多人是反過來先弄waveform再coding 12/17 10:05
→ impressure: .....所以可會有些潛藏的bug. 12/17 10:05