不好意思有點小小的疑問想請問一下

在寫verilog時

總是被說希望合成出來的是flip-flop而不是latch

而最平常在說的就是if有寫就要寫else

像是如果

always @ (posedge clk) begin
if(reset)
a<=0;
end

這樣寫電路合成就會是latch不是flipflop(應該是吧?)

我記得我之前看過latch是說在clk=1的時候都會給值這樣

然後flipflop是只有在edge的時候才會給值

這樣來看這個always block不是也只有在rising edge才進入這個判斷式的話

為何大家還是會說這樣寫會有產生latch的風險呢?

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