為什麼這篇verilog書鄉民發文收入到精華區：因為在verilog書這個討論話題中，有許多相關的文章在討論，這篇最有參考價值！作者NightKill (隨風飄逸)看板Electronics標題[問題] 請教Verilog入門書...
我平常用的是VHDL語言，並使用Xilinx ISE作為開發環境。
最近我想使用Verilog語言來撰寫，請問有適合的入門書籍推薦嗎??
當初使用VHDL是因為學長都用這種語言，可是業界好像都用Verilog，
於是想開始自學將語法改為Verilog。 可以順便問一下Verilog 與 VHDL 語法上的差別?
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◆ From: 111.81.125.147
→ ziv0819:本看板列下面有推薦書籍，裡面有推薦一本verilog的書 08/09 16:42
推 mepass:verilog寫C VHDL寫硬體 08/09 18:11
推 youre:樓上誤導 Verilog只是長得像C 跟C還是不一樣 08/09 21:56
→ youre:Verilog HDL跟VHDL是用不同的方式描述硬體 都是HDL 08/09 21:58
推 mmonkeyboyy:都是HDL 就別亂搞了 推樓上 08/10 00:19
推 rogerable:用C的想法寫verilog會哭著出來唷 08/10 19:08
→ lovepy:verilog是一群人覺得VHDL太麻煩 所以沿用C語法所設計出來的 08/10 20:40
→ lovepy:因此從語法來看很接近C 08/10 20:41
推 hadbeen:用寫C的方法寫verilog會很想哭+1 08/10 22:54
推 jimbox:寫verilog要用數位電路的方式去想會比較好寫 08/13 11:35
推 zxvc:我覺得Verilog寫的像C不是一種錯，重點是如果要設計的是硬體 08/13 22:43
→ zxvc:要寫得能合成出電路。 08/13 22:44
→ zxvc:Verilog中一個很像C的東西是sequential block(begin ... end) 08/13 22:45
→ zxvc:，它硬要用gate-level的方式去解釋它反而不好懂。 08/13 22:46
→ zxvc:sequential block是個使用非常頻繁的東西，是可合成的。所以 08/13 22:49
→ zxvc:怎麼可以說用它寫電路是一種錯呢？！ 08/13 22:49
推 zxvc:又如SystemC它本質是C++"程式語言"，但它老早就有合成器可以 08/13 22:53
→ zxvc:合成數位電路，順便提一下Xilinx最近出的ISE/Vivado 14.2 08/13 22:54
→ zxvc:開始支援SystemC/SystemVerilog合成！所以寫的像程式語言不完 08/13 22:56
→ zxvc:全是不可合成的。 08/13 22:56
推 zxvc:補充一點，我指的"可合成(synthesizable)"是針對特定的語法， 08/13 23:02
→ zxvc:不是任何語法。sequential block也是有些會無法合成的。 08/13 23:03
→ lovepy:除了可不可合成外 我想還有一個是合出來的結果和人想的不同 08/14 15:33
→ lovepy:合成軟體會遵照原本設計好的程式去做 但人有無窮盡的想像力 08/14 15:35
推 zxvc:合成出來跟想像不同應該是學習的問題。如果學通了，不太怕有 08/14 18:54
→ zxvc:無法掌控的問題。 08/14 18:56
→ lovepy:我覺得學通的話大概要有一定程度的學習歷程和經驗 08/14 21:08
→ lovepy:"像C"這種敘述本身就還蠻含糊的 我的解讀是不能"當成C來寫" 08/14 21:10
→ lovepy:又或者是"當成軟體來寫" 重點是要懂得利用Verilog各種寫法 08/14 21:14
→ lovepy:Verilog 本身含各種level的寫法(RTL behavior Data-flow等) 08/14 21:16
→ lovepy:要100%知道tool的所有演算法不太可能 但有一定的guide可循 08/14 21:18
→ lovepy:應該就類似前面所提到的學習問題 (我說的好像有點鬼打牆XD) 08/14 21:21