為什麼這篇verilog教學影片鄉民發文收入到精華區：因為在verilog教學影片這個討論話題中，有許多相關的文章在討論，這篇最有參考價值！作者joseph0911 (約瑟芬)看板Electronics標題[問題] 關於混合信號routin...
各位學長姊好，
小弟最近想做個SAR ADC，
將採用最基本的架構（comparator + 控制單元（數位） + DAC回授到comparator）
進度是控制單元verilog部分(behavior)已經做好，也有做comparator,DAC的經驗。因為也沒有教授指導，所以問題可能很模糊，請見諒。
問題如下，希望大家盡量回答。
1. 看了台灣某教授的網路教學影片，內容提到數位部分用verilog是個好辦法，請問真的是這樣嗎？
2.如果是用verilog 我打算轉成gate level後佈線，請問我應該使用encounter來加入comparator部分做混合佈線對嗎？還是我應該在encounter內預留一塊空間給類比的空間，然後把數位部分routing後拿回去ic-617再layout co
3.希望大神能多多分享相關經驗。
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※ 編輯: joseph0911 (76.184.244.194 美國), 10/05/2020 12:45:07
推 mmonkeyboyy: 是啊 不然你數位要用手拉嗎@_@?10/05 14:16
→ mmonkeyboyy: 你打mix signal design flow 會有跳出一些文章10/05 14:17
→ mmonkeyboyy: 你看看先 大概上沒錯 但細節有很多檔案要對上10/05 14:18
→ mmonkeyboyy: C家的有出exmaple 文件 在help 裡10/05 14:18
謝謝！我這邊起床後就看。※ 編輯: joseph0911 (76.184.244.194 美國), 10/05/2020 14:41:59
推 Baneling: SAR如果用非同步 要合成我還不知道clock要怎麼處理... 10/05 22:07
推 mmonkeyboyy: 你們可以問問版上野狼大 他專做混訊 我比較像打醬 10/06 00:04
→ mmonkeyboyy: 油EDA 我看過做過的flow大概不下十多種 都能做出東 10/06 00:05
→ mmonkeyboyy: 西來 所以我覺得還好 clock拿pin先去長好 長完 10/06 00:06
→ mmonkeyboyy: 拿一堆buffer 去黏 設定上要走 mixed signal flow 10/06 00:08
→ smartbit: 如果不做digital calibration , 應該不用走數位流程 10/07 21:28
推 MuPei5566: 2. APR前先完成layout comparator ，再合成再APR 10/09 20:18
推 rogerham: 速度快或Asynchronous就走full custom flow， 10/12 23:25
→ rogerham: 搭配DAC切法，SAR logic通常有簡化版本，APR做不出來 10/12 23:27
推 mmonkeyboyy: 有啦 做mesh + OAI AOI的做法啦 dot-product式了 10/13 08:59
→ mmonkeyboyy: 不過如果東西不大 沒有系統要連 手動真的容易不少 10/13 08:59
→ mmonkeyboyy: 要發文章的話 近幾年都是hybrid的多 10/13 08:59
→ mmonkeyboyy: 做都能做 驗證困難就是了 大概只有韓國某公司能驗 10/13 09:00