[爆卦]verilog刷題是什麼?優點缺點精華區懶人包

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  • verilog刷題 在 COMPOTECHAsia電子與電腦 - 陸克文化 Facebook 的最佳解答

    2018-09-07 14:30:00
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    #電子設計自動化EDA #美國國防高等研究計畫署DARPA #電子資產智慧設計IDEA #電子復興計畫ERI #智能協作電子系統自動生成MAGESTIC #封裝2.5D

    【劃時代變革:No Engineers,也能設計電子產品!】

    「IC 60」,成了 2018 年半導體業界最響亮的流行語。今年是 IC 問世一甲子的輝煌銘刻,立足這個別具意義的特殊時間點,IC 產業高峰都預見了什麼樣的遠景?工業 4.0 已對半導體業產生質變——迫使 IC 公司投入電子、機械、感測器、射頻 (RF)、軟體與雲端的融合工作,儼然是另類系統供應商,與傳統系統廠的分界日漸模糊;而在眾多智能創新中,因熱能及電磁 (EM) 影響日增,印刷電路板 (PCB) 的優先順位也越來越高。

    另眾所周知,汽車電子的終極目標是 0ppm 缺陷率;細究失效原因,有 80~95% 是由類比或混合訊號導致,而多數功率器件的出包是肇因於熱應力造成的焊錫和打線疲勞 (Fatigue)。再者,若電路板溫度和製程發生變異,也會加速電晶體老化、減少元件可用壽命,PCB 設計的重要性可見一斑。5G 系統更是如此!新的 NR 波形調變、與 4G 共模、大頻寬 RF 收發……,以及是否必須/允許增加散熱片 (heatsinks) 或孔洞 (drilling)?在在都是挑戰。

    有鑑於新世代創意設計師,可能未必熟悉 Verilog 等硬體描述語言,電子設計自動化 (EDA) 廠商致力於推動「電子資訊化」,不用先編譯成近似組合語言的暫存器傳遞 (RTL) 就能轉化成機器碼,將能加速創意的實現。此舉有助於不擅長硬體或 RTL 設計的資訊工程 (IT) 專才評估測試方案,可為測試條件設限以達驗證收斂,並預防因經驗不足而漏失要項;對電子工程 (EE) 專才而言,一旦數據量的排列組合非常多,亦可借用模型驗證省下編寫測試案例的時間。

    智能設計的終極目標是:「即使不具電子工程專業,也能設計晶片和電子產品!沒有做不到,只有想不到!」此外,與雲端業者的合作亦可圈可點,因為用戶不必一開始就耗費巨資投注在基礎設施,更有利於新創公司發展。時至今日,難度不在於晶片設計,而是應用商機,故更重視領域、應用及整個系統觀,從對的管道收集資料、做好分析,然後從中獲利。做出通用晶片再漫無目標地銷售已成過去式,開發者必須了解應用場景並據以發展專用晶片 (ASIC) 是較實際的作法。

    延伸閱讀:
    《全球瘋 AI 與 5G,ASIC 接棒擔綱——Cadence 樂當「電子設計」推進器》
    http://compotechasia.com/a/opportunity/2018/0904/39800.html

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