為什麼這篇pipeline計算機組織鄉民發文收入到精華區：因為在pipeline計算機組織這個討論話題中，有許多相關的文章在討論，這篇最有參考價值！作者jojoboy0115 (jojo)看板Grad-ProbAsk標題[理工] 計組 Pipeli...
https://i.imgur.com/awePkbd.jpg
https://i.imgur.com/S9oEao3.jpg
https://i.imgur.com/ylZftln.jpg
想問的是(3)，請問Control signals怎麼判斷？
根據第三張圖，現在lw在WB，beq在ID，
如果RegDst是X，這樣lw怎麼知道要回寫到那一個Reg?
奇怪的是，我翻了Pipeline的圖，竟然沒有那個需要RegDst控制的MUX，所以lw是靠Forwarding的MEM/WB.RegisterRd來判斷，請問RegDst真的存在嗎？
覺得這部分很模糊，再麻煩各位大大解惑
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→ w199381: 這部分真的很細 你可以對照看看答案就出來了 12/28 13:18
→ w199381: Ex階段是sw 其對應的RegDst是 x 表示don’t care 12/28 13:20
推 w199381: 我想你可能是誤會control unit 在pipeline整體stage上所 12/28 13:22
→ w199381: 對應到的功能是不同的 12/28 13:22
→ jojoboy0115: 感謝大大的解說！ 12/28 14:00