為什麼這篇pattern半導體鄉民發文收入到精華區:因為在pattern半導體這個討論話題中,有許多相關的文章在討論,這篇最有參考價值!作者negohsu (專打不專業環團)看板Tech_Job標題Re: [請益] 請問有大大知道Pat...
小弟不才,來這野人獻曝了
loading effect分兩種,跟斯斯不一樣,分別是marco loading 與micro loading。
Marco loading effect發生在晶圓曝露面積不同時,有不同的蝕刻率,一般文獻你會看到
叫open area ratio。當open area ratio越大時,代表光阻覆蓋區越小,以同樣蝕刻poly
silicon來說,open area ratio大的蝕刻率會較慢,對應的是EPD時間變長。
Micro loadind effect則是晶圓內部細微的差異,在圖案密集區,如一般說的density ar
ea或稱array area的蝕刻率會與periphery area不同,一般來說periphery area蝕刻率會
較快,EPD抓到之後,會再補足一定量over etch,確保array area也是有蝕刻開來。 再
微觀一點的是pitch的差異,同一片wafer上有不同pitch的圖案時,兩種pitch也會存在不
同的蝕刻率,這些都統稱micro loading。
當然,這是比較common的說法,在不同的tool與不同的gas ratio下,行為都不見得會相
同,甚至與調整壓力或是功率也都會有極大的反差,這些都必須實際上機看才知道結果,
沒有一以貫之的理論。頂多參考一下F/C ratio估算,大概是醬子。
抱歉,眼殘沒看到第二個問題
microtrench比較常發生在沒有stop layer且傾斜度較大的蝕刻,比方說shallow trench
isolation。由於sidewall slop比較傾斜,蝕刻ion會順著斜坡向下,造成坡底下的蝕刻
速率大於平面區,最終會看到—√的圖型,稱microtrench。除此之外,蝕刻時間較長,
易讓光阻帶有較高負電荷,也有同樣的情況。
Fence /facet 兩組一起來,多半是做dual damascene。Fence 顧名思義就是柵欄,在dua
l damascene就是hole上方的柵欄,形成原因...先跳過
facet指的是hole到trench平面間的斜坡,詳情請找谷哥要圖。
--
※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 27.242.13.12
※ 文章網址: https://www.ptt.cc/bbs/Tech_Job/M.1501395069.A.C86.html
※ 編輯: negohsu (27.242.13.12), 07/30/2017 14:52:35
※ 編輯: negohsu (27.242.13.12), 07/30/2017 14:53:12
※ 編輯: negohsu (27.242.13.12), 07/30/2017 14:53:48
※ 編輯: negohsu (27.242.13.12), 07/30/2017 14:54:50
※ 編輯: negohsu (27.242.13.12), 07/30/2017 18:35:21