[爆卦]dice半導體是什麼?優點缺點精華區懶人包

為什麼這篇dice半導體鄉民發文收入到精華區:因為在dice半導體這個討論話題中,有許多相關的文章在討論,這篇最有參考價值!作者jfsu (水精靈)看板Tech_Job標題Re: [請益] 半導體封裝時間Tue Mar 13...


※ 引述《jsjsjsjs (lll)》之銘言:
: 請問關於一些半導體封裝的知識:
: 1.Redistribution layer:我查詢後 感覺是一種重新分配電路的技術,把原本
: 在周圍的Bond pad改到整各元件的面上。我的問題是 這不過就是多加幾道
: 光罩和製程 為什麼要有多一個專有名詞呢? 且難道他不是Back-end-of-line的一部分嗎
: ? 為什麼要先把外接點接到周圍 在改到整各面上呢? 何必多此一舉?

舉個實際例子,下圖是你設計的晶片,你是賣KGD(Known Good Die)給客戶:

┌────┐
│ │
│□ □│
│ │
│ │
│ │
│□ □│
│ │
└────┘

今天,你的客戶想要將他們的晶片與你的晶片一起封裝起來,無奈腳位不對,兩個
晶片在打線(wire bonding)的時候可能會彼此橫跨,所以他要求你(也有可能是他自己)
變更一下你的晶片上PAD的位置。

他所希望新的PAD是如下:

┌────┐
│┌—■ │ □:舊PAD
│□ □│ ■:新PAD
│ ■—┘│ ─:metal line
│ │
│┌—■ │
│□ □│
│ ■—┘│
└────┘

此時,你就會用RDL的方式,在舊的PAD上,多用一層額外的金屬線(metal line)
去重新佈線,並開新的PAD Opening出來。(這也是Redistribution字面上的意思。)
基本上,只需三層光罩就可搞定。

幾點提醒:

1. RDL可以在自己的廠內或是下線給代工廠做,它所使用的Rule(Metal line pitch與
pad opening)均有別於正常的Design Rule。

2. 在測試上,舊有的PAD仍然可以下針,所以不用重新製作新的probe card。

3.它可以用為多晶式封裝(Multi-Chip Package, MCP),好比你的新PAD
上頭是要接觸某顆chip的錫球,或是做為溝通其他晶片的跳板。

4.另外,在應用上,使用RDL的另一個好處是可以防止駭客破解。你可以用RDL在晶片
上頭做一些dummy pad或是dummy line,避免使用傳統的封裝好讓駭客可以
在去膠(decap.)後,直接剪斷某接線或是強灌電壓進去,......。

5.比起內部的M1, M2, M3, M4...RDL便宜多了。


: 2.Wafer level packaging:感覺是在dicing前就先做封裝甚至測試的動作。
: 我的問題是: 那每一個chip的側面 如何能再不dice前也可以封裝?

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在臺灣,何謂R&D工程師?
1.Reverse and Decap :IC反相工程,去膠,打開封裝,拍照,複製電路佈局。
2.Resign and Die :沒死的就操到辭職,沒辭職的就操到死。
3.Rework and Debug :計畫永遠跟不上變化,變化永遠跟不上老闆的一句話!
4.Relax and Delay :太過於輕鬆(Relax),那麼就要有schedule delay的準備!
但是外派到大陸的臺灣郎,晚上是R (鴨)陪客戶,白天是D (豬)任人宰割!

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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 219.84.125.6
proach:我第一次看到known good die時,立刻唸出『已知好死』 orz 03/13 09:55
mmonkeyboyy:哈哈哈哈哈哈哈哈 一樓太好笑了 03/13 11:31
mmonkeyboyy:我第一次聽到BONDING時 還傻傻的問是那裡可以"綁"啦 03/13 11:33
wfm2007:推圖解 03/13 19:50

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