【Cadence網路研討會】 - 想了解在PCB / IC封裝層級如何提升DDR介面的SI / PI模擬成效? 🤔

馬上報名🏃‍♂🏃‍♀【Cadence網路研討會】✍✍http://sc.piee.pw/NUFBY

DDR SDRAM (二倍速率同步動態隨機存取存儲器) 是現代處理器的常見RAM類型。隨著DDR存儲器介面電壓的降低，速度的提高以及時序/功率的壓縮，使用最新的存儲器介面進行設計將面臨不小的設計挑戰。

讓Cadence的Sigrity專家兼首席應用工程師 Srdjan Djordjevic與您分享在PCB/IC封裝層級提升DDR介面的SI/PI模擬成效的關鍵!

**時間: 2020年 3月18日 (三) 17:00 我們網上見! 😎
http://sc.piee.pw/NUFBY

#物聯網IoT #5G通訊 #波束成形Beamforming #電源設計 #現場可編程閘陣列FPGA

【電源設計不良，將折損 5G 優勢】

隨著市場由 4G 朝向 5G 網路解決方案遷移，蜂巢式通訊產業正在為實現更快資料傳輸速度、更低延遲以及容量、使用者密度和可靠性的巨大躍進奠定基礎。例如，5G 不僅可以提高百倍資料速率和十倍網路容量，還可將延遲大幅降低到 1 ms 以下，並同時實現數十億互聯裝置近乎無處不在的連接，而這些互聯設備正是不斷成長的物聯網 (IoT) 之一部分。

典型的 5G 波束成型 (Beamforming) 發射器是由數位多輸入多輸出 (MIMO)、資料轉換器、訊號處理元件、放大器和天線所組成。為充分實現 5G 優勢，設計人員需要使用更高頻率的無線電，透過整合更多整合型微波／毫米波收發器、現場可編程閘陣列 (FPGA)、更高速率的資料轉換器以及適合更小蜂巢式的高功率低雜訊功率放大器 (PA)，才能充分利用新頻譜以滿足未來資料容量需求。

這些 5G 蜂巢還包含更多的整合天線，才能應用大規模 MIMO 技術以實現可靠連接，需要各種最先進的電源為 5G 基地台元件供電。現代 FPGA 和處理器採用先進奈米製程，因為它們通常要在精巧封裝內的高電流條件下採用低電壓 (<0.9 V) 執行快速運算。此外，新一代 FPGA 需要更低的核心電壓以大幅提高運算速度，同時又要求更高的 I/O 介面電壓，還需要額外的 DDR 記憶體供電軌。

單個 FPGA 實際上需要具有嚴謹容差的多個電壓和不同額定電流，以實現最優操作。更重要的是，為避免損壞，必須以正確順序對這些電壓軌的時序進行控制。使用最新的半導體技術結合領先的電路拓樸和先進封裝技術來構建電源，可滿足這些嚴格的要求。然而，如果設計人員未能正確使用合適的電源管理解決方案，可能會導致各種風險，包括從低效率到熱性能，以及其他性能問題。

同樣的，運行速度更快的精密資料轉換器，例如，類比數位轉換器 (ADC) 和數位類比轉換器 (DAC) 也需要多個電源軌、具有極低雜訊和直流漣波的 1.3 V、2.5 V和3.3 V。通常，這些高速 ADC 和 DAC 佈設在擁擠的印刷電路板 (PCB) 上，可用空間有限。因此，在設計這些高速資料轉換器的電源系統時，ADC 和 DAC 的電源靈敏度必須是首要考慮因素。

延伸閱讀：
《選擇合適的電源為 5G 基地台元件供電》
http://compotechasia.com/a/tech_applicati…/…/0513/41778.html

#亞德諾ADI #µModule