為什麼這篇Verilog 符號鄉民發文收入到精華區：因為在Verilog 符號這個討論話題中，有許多相關的文章在討論，這篇最有參考價值！作者oreo413 (oreo)看板Electronics標題[問題] verilog的除頻器符號寫...
各位大大好：
小的初次在此發文
若有不妥的地方
還煩請大家糾正
謝謝！
我使用的版本是quartusII（altera)
在寫除頻器的時候
code有一段（列舉）：
freq_div #(.exp(17)) D1 (.clk_in(clk), .reset(reset), .clk_out(clk_count)); //*include other modules in
freq_div #(.exp(9)) D2 (.clk_in(clk), .reset(reset), .clk_out(clk_sel));
freq_div #(.exp(16)) D3 (.clk_in(clk), .reset(reset), .clk_out(clk_sel2));
uncount_30_bcd M1 (.clk(clk_count), .reset(reset), .enable(1'b1), .count1(count1_net), .count0(count0_net), .sign(sign_net));
bcd_to_seg7 M2 (count_out, seg7);
seg7_select M3 (clk_sel, reset, seg7_sel);
light M4(.clk(clk_sel),.clk_sel(clk_sel2),.reset(reset),.count1(count1),.count2(count2),.green(green),.red(red),.set(x8set_net));
有點不太瞭解井字號(#)所代表的意義是什麼？
好像不是通常的『延遲單位時間』
還有exp之後括弧內的數字是指頻率嗎？
還有exp之前所加的點(.)指的是什麼？（不是呼叫名稱的意思？）
不好意思問題有點多
因為還只是verilog的初學者
謝謝大家！
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◆ From: 140.128.194.14
推 obov:翻書 06/13 23:30
→ michael6172:請Google 06/14 13:46
推 Leadgen:.clk(clk_sel) <--這是不按照順序，直接對port的寫法 06/14 17:56
推 ppsport:翻書…那這一版廢掉就好了… 06/19 05:43