為什麼這篇Dummy電阻鄉民發文收入到精華區:因為在Dummy電阻這個討論話題中,有許多相關的文章在討論,這篇最有參考價值!作者jfsu (水精靈)看板Electronics標題Re: [請益] poly電阻疑問時間Sat ...
※ 引述《divhexa (迎風)》之銘言:
: 最近剛接觸TSMC 0.18um製程,對於其中poly電阻的部分有點疑問
: 由於我想使用poly電阻作為resistive load
: 因此希望電阻變異的值越小越好
: 查過TSMC.18um製程manual
: 發現n+ poly w/o silicide的片電阻變異量最小,約正負10%
: 而p+ poly w/o silicide片電阻變異量稍微比前者大一點,約正負14%
: 但是之前有在國外討論區看過一些討論串,是說p+ poly電阻match得較好
: 因此我有兩個問題:
: 1. 請問所謂 "p+ poly電阻match得較好" 是指兩個電阻間的比例是否match嗎?
不是,match是指為避免因製程變動而導致你的元件失去其電氣特性。
好比你在畫電阻或MOS時,都會在兩旁加畫一些dummy電阻或MOS。
如果一時之間忘了擺上這些dummy元件,在使用n+會慘遭製程變異的毒手比p+還來得大。
: 2. 如果我想得到較精準的電阻值,是應該選用n+ poly w/o silicide嗎?
0.18um製程應該還不用考慮WPE(well proximity effect)與LOD(lenght of diffusion)。
基本上,如果你是要用在能隙參考電路(Bandgap reference)或是分壓電路
(votage divider),建議還是用n+的。
另外也請考慮到電壓與溫度的變異。
: 希望有人能解答一下
: 謝謝
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在臺灣,何謂R&D工程師?
1.Reverse and Decap :IC反相工程,去膠,打開封裝,拍照,複製電路佈局。
2.Resign and Die :沒死的就操到辭職,沒辭職的就操到死。
3.Rework and Debug :計畫永遠跟不上變化,變化永遠跟不上老闆的一句話!
4.Relax and Delay :太過於輕鬆(Relax),那麼就會Random Death (隨時陣亡)
但是外派到大陸的臺彎郎,晚上是R (鴨)陪客戶,白天是D (豬)任人宰割!
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