為什麼這篇CIC Verilog 講義鄉民發文收入到精華區:因為在CIC Verilog 講義這個討論話題中,有許多相關的文章在討論,這篇最有參考價值!作者jpw (...)看板NTUEE_VAL標題Re: [心得] CIC時間Sun Jul 16 1...
※ 引述《Fiesta (佛埃斯特)》之銘言:
: PO一下在CIC上課的心得,給未來的學弟參考看看。
: 之所以會去CIC上課,是因為看到ric實驗室有講到。
: 我選了大概七門課,最基礎的課就是verilog的教學,也就是我前兩天所上的課。
以前CIC的課程是免費的~現在不是要錢嗎?你上了七門課...很貴的@@
其實去上課只是教你怎樣使用TOOL,基本上只要買講義(一本大概200),
然後申請電子所工作站帳號,什麼TOOL都照著講義自己玩就好了。
: CIC上課的老師,應該是強者吧,好像是負責全國大專IC設計比賽的人。
: 上課是使用cadence的verilog訓練講義。
: 其實上課就跟做SoCV的lab一樣,老師有講解,然後就是留一小段時間給同學做lab。
: 但是因為課程只有兩天,Cadence的東西份量超多(有十六個lab)
: 所以為了上課,其實很多lab老師都叫我們回去自己練習。
: 反正有附解答CCCCC
: 上了之後才知道,原來上學期有一些code是這麼一回事啊.....
: 我還有選邏輯合成、驗證by using e等等的課。
: 因為上江老師的課都在講理論,沒有什麼實做。
: 這兩門課是講業界現在是怎樣做的。
: 還有full IC design flow
: 這門應該很好,因為我看樣子碩二下沒有辦法修CVSD了。
: 修這門課應該也一樣吧。
IC design flow有兩種,
cell base:適合電路大的,數位電路,全部都跑TOOL,IC就出來了
full custom:電路小的,類比電路,要跑spice模擬調電容電阻,自己畫layout
修CVSD屬於cell base design flow
: 總之,碩一的暑假,真應該好好學點東西的。
: 千金難買早知道......
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