【@businessfocus.io】台積電進一步拋離三星！2納米製程獲重大突破2024年量產
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台灣傳媒報道，台積電（2330.TW）2納米製程研發獲重大突破，根據供應鏈消息，該公司2納米製程將改為採用全新的多橋通道場效電晶體（MBCFET）架構，而非3納米與5納米所採用的鰭式場效電晶體（Fin...
【@businessfocus.io】台積電進一步拋離三星！2納米製程獲重大突破2024年量產
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台灣傳媒報道，台積電（2330.TW）2納米製程研發獲重大突破，根據供應鏈消息，該公司2納米製程將改為採用全新的多橋通道場效電晶體（MBCFET）架構，而非3納米與5納米所採用的鰭式場效電晶體（FinFET）架構。業界預期，台積電2納米製程可於2023年下半年進入風險性試產，2024年正式量產，推出後可望獲蘋果（美股代號：AAPL）、Nvidia（美股代號：NVDA）、高通（美股代號：QCOM）、AMD（美股代號：AMD）等大客戶採用。
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中芯國際（981）進軍14納米製程時，便首度使用FinFET架構，台積電於先進四代的3納米製程亦沿用FinFET架構，市場相信這是為了方便用慣了FinFET架構的晶片設計商客戶縮短產品開發周期。然而，隨著半導體製程一路微縮，將面臨物理極限，不利「摩爾定律」延續，過往每18個月推進一個製程時代的步伐會受阻。
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不過，台積電今次的突破，令市場認為該公司未來朝1納米推進的可能性大增，進一步跑贏預計年底才投入5納米製程的三星。
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在考量成本、設備相容、技術成熟及效能表現等多項條件後，台積電2納米製程改用全新的MBCFET架構，這個架構是建基於三星打算用於3納米製程的環繞閘極場效電晶體（GAAFET）架構設計得來，採用新電晶體架構的考慮除了解決FinFET的物理極限外，還有其極紫外光（EUV）縮影技術已經提高，良率提升進度較預期順利。
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業界認為，台積電2納米良率及效能值得期待，推出即可望獲蘋果、Nvidia、高通、AMD等大客戶採用，尤其Nvidia收購ARM後，未來將更仰賴與台積電合作。
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台積電總裁魏哲家日前表示，台積電製程每前進一個世代，客戶產品速度效能增加30%至40%，功耗可以降低20%至30%。此前，公司從未對外透露2納米製程細節，僅表示2納米製程將是全新架構，並宣佈2納米製程研發生產將落戶台灣新竹，規劃4個超大型晶圓廠，佔地90多公頃。
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Text by BusinessFocus Editorial
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晶片體積逼近物理極限，先進封裝成為摩爾定律的救世主；對此，台積電也展開布局！
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過去，封裝相對不受市場重視；然而在近年，「先進封裝」已成為了各大晶圓廠、封測廠，甚至一些 Fabless 的重點投入領域。
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摩爾定律的瓶頸，未來會靠「AI 設計晶片」突破
TO 精選觀點2021-08-26
【為什麼我們要挑選這篇文章】晶片尺寸逐漸逼近物理極限，市場皆在討論，摩爾定律是否走到極限。然而隨著 AI 晶片設計技術的發展，摩爾定律會交由 AI 來延續。但未來晶片設計工程師會失業嗎？還是工程師會與 AI 協作，推動晶片設計邁進人工智慧時代？（責任編輯：郭家宏）
AI 設計的晶片，性能十年內將提高 1,000 倍。
作為 Synopsys 執行長、晶片設計自動化的先驅之一，Aart de Geus 在 Hot Chips 在線晶片大會上表示，現在人工智慧設計的晶片，性能可能會在未來十年內提高 1,000 倍。
自 80 年代以來，自動化一直都是晶片設計的一部分。但現在，每兩年晶片性能翻一倍的「摩爾定律」似乎已經達到了瓶頸。要突破這個瓶頸，最好的辦法或許就是你我都熟知的：人工智慧。
一篇刊登在 Nature 上的文章指出，經過訓練的機器學習系統，在晶片設計上的表現超過人類。
不少晶片架構師都擔心自己的飯碗未來會被 AI 搶走。不過 De Geus 卻認為，晶片架構師不僅不會下崗，還會轉移到產業鏈的上遊，比現在負責更多任務。
Synopsys 從去年開始就使用 AI 來設計客戶的晶片，與人工設計的晶片相比有了相當大的改進。目前，三星也正在使用 Synopsys 的工具 DSO.ai 來設計 Exynos 晶片。而它的競爭對手 Cadence Design Systems 也在今年推出了自己的人工智慧晶片設計專案。
用 AI 設計晶片，有望打破摩爾定律的瓶頸
De Geus 在 1986 年創立了 Synopsys，一家電子設計自動化（EDA）軟體公司。憑借多年尖端半導體設計經驗，Synopsys 利用這個寶貴的資產制作了第一代 AI 晶片軟體 DSO.ai。
要超越摩爾定律，就要利用 AI 來解決複雜性、功耗和擴展要求，最終實現 1,000 倍性能的目標。
「機器學習出現在我們使用的每一種工具中，這個設計空間優化（DSO）的新工具的不同之處在於，它不適用於單個設計步驟，而是適用於整個設計流程。」
這就是 Synopsys 採用的自主晶片設計方法，從綜合方法進行晶片設計，而不僅僅是晶片布局。
晶片設計的一個早期步驟是 floor planning，其確定了晶片的尺寸、標準單元的排列形式、IO 單元及宏單元的位置、電源地網絡的分布等。
由於宏單元潛在配置數量巨大（約為 10^2500），規劃就會變得非常複雜，而且隨著邏輯電路設計的發展，還需要進行多次疊代。如果每次疊代都由人類工程師手動生成，就要耗時數天或數週。
但如果用 AI 設計晶片，它就能夠利用強化學習，優化晶片的功率、性能和面積大小。還能解決針對特定應用程式以及系統的所有維度的快速定制晶片：硬體（物理）、軟體（功能）、可製造性和架構（形式）。
隨著 AI 接管更多任務，以往負責設計少量電晶體的工程師，現在可能負責設計更大晶片中的 10 億個電晶體。
這樣就能夠在更短的時間內設計出更快的晶片，改變晶片的架構，將晶片性能提高 10 倍、100 倍甚至是 1,000 倍。
Google、NVIDIA 正在用 AI 設計晶片
與使用最先進設計工具的世界一流設計團隊相比，DSO.ai 能夠將功耗降低 25%，性能是當下最好的 AI 晶片設計工具的 5 倍。
而在未來的 AI 晶片設計時代，晶片能夠根據各個垂直行業進行設計。
面對特定專案的差異化需求，DSO.ai 可以用來優化輸入參數以及晶片設計工作流程的選擇。
工程師可以使用 DSO.ai 進行更多設計流程中的參數輸入，例如微調庫單元以提供最佳頻率或最低功率，採用現有平面圖並盡量縮小晶片尺寸，確定多高的工作電壓會實現功耗與性能的最佳權衡等。
全球「缺晶片」，雖然說不少產業都受到影響，但人們也深刻認識到了晶片的重要性。晶片雖小，但卻是一個重要的基礎設施。
除了 Synopsys，Google、NVIDIA 也開始嘗試使用人工智慧技術設計晶片。Google 的 TPU（張量處理單元）晶片即將發布新版本，優化了人工智慧計算。目前 NVIDIA 也專注於使用 AI 技術生產更好的 GPU 和雲端運算 TPU 平台，以增強自身競爭力。
晶片設計的工程師不會失業。而人工及 AI 相結合的設計思路將會推動晶片設計邁進人工智慧時代。
附圖：人類設計的晶片平面圖（a）與機器學習系統生成的平面圖（b）
摩爾定律逐漸扁平，晶片設計重任落到了 AI 肩上。
在晶片設計的新時代，自動化大不相同。
晶片定制會更普遍
資料來源：https://buzzorange.com/techorange/2021/08/26/ai-sustain-moore-law/